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Keybot 38 Results  www.maximintegrated.com  Page 8
  Glossary Definition for...  
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Maxim > Glossary of EE Terms > ECL
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マキシム > 電気/電子用語集 > ECL
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Maxim > 电子工程术语表 > ECL
  Comparator/DAC Combinat...  
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The MAX910 is a single, high-speed, TTL-output DAC/comparator with 8ns propagation delay (Figure S1b). A similar device (the MAX911) is even faster-it has complementary-ECL outputs and a propagation delay of 4ns.
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MAX910はシングルかつ高速TTL出力のDAC/コンパレータで、伝播遅延が8nsです(図S1b)。MAX911はこれに類似していますがさらに高速で、コンプリメンタリECL出力で伝播遅延が4nsになっています。
  Latest Data Sheets - Cl...  
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1:5 Differential (LV)PECL/(LV)ECL/HSTL Clock and Data Driver
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1:5クロックドライバ、選択可能LVPECL入力およびLVDS出力付
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MAX9424、MAX9425、MAX9426、MAX9427评估板
  ADC Captures 1Gsps - Ap...  
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Clock inputs CLK+ and CLK- may also be driven with positive referenced ECL (PECL) logic levels if the clock inputs are AC coupled. A single-ended ECL drive can also be used if the undriven clock input is connected to the ECL VTT voltage (nominally -1.3V).
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クロック入力をAC結合すれば、クロック入力CLK+とCLK-を正基準のECL (PECL)ロジックレベルで駆動することも可能です。駆動されていないクロック入力をECL VTT電圧(定格値-1.3V)に接続すれば、シングルエンドECL駆動も利用可能です。
  ADC Captures 1Gsps - Ap...  
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Clock inputs CLK+ and CLK- may also be driven with positive referenced ECL (PECL) logic levels if the clock inputs are AC coupled. A single-ended ECL drive can also be used if the undriven clock input is connected to the ECL VTT voltage (nominally -1.3V).
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クロック入力をAC結合すれば、クロック入力CLK+とCLK-を正基準のECL (PECL)ロジックレベルで駆動することも可能です。駆動されていないクロック入力をECL VTT電圧(定格値-1.3V)に接続すれば、シングルエンドECL駆動も利用可能です。
  ADC Captures 1Gsps - Ap...  
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The ADC can be driven from a standard differential ECL clock source by simply setting the clock-termination voltage to -2V. To maintain the best performance, a very- high-speed differential ECL driver should be used.
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为得到最低抖动的时钟驱动，可将一个低相位噪声的正弦波信号交流或直流耦合到单端时钟输入。时钟端接回路连接至地时，MAX104能够适应幅度最高至1V的时钟输入(2V峰峰值)。ADC的动态特性基本上不受100mV至1V的时钟信号幅度的影响。
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Clock inputs CLK+ and CLK- may also be driven with positive referenced ECL (PECL) logic levels if the clock inputs are AC coupled. A single-ended ECL drive can also be used if the undriven clock input is connected to the ECL VTT voltage (nominally -1.3V).
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クロック入力をAC結合すれば、クロック入力CLK+とCLK-を正基準のECL (PECL)ロジックレベルで駆動することも可能です。駆動されていないクロック入力をECL VTT電圧(定格値-1.3V)に接続すれば、シングルエンドECL駆動も利用可能です。
  Synchronizing Multiple ...  
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If a square wave (e.g., ECL) clock is used for the DAC, synchronization between two DACs can be achieved by using the simple high-speed logic circuit shown in Figure 4. For clarity reasons, the logic in this schematic is configured for single-ended functionality.
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DACに矩形波(たとえばECLなど)のクロックを使用している場合、図4に示す単純な高速ロジック回路を使用することによって、2つのDAC間の同期を取ることができます。分かりやすくするため、この図のロジックはシングルエンド動作用に構成してあります。しかし、より実用的な実装では、ECLのような差動ロジックを使用して高速性と低ノイズを実現することになると思われます。
  Latest Data Sheets - Cl...  
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Lowest Power 3.0GHz ECL/PECL Differential Data and Clock D Flip-Flop
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MAX9420, MAX9421, MAX9422, MAX9423
  Synchronizing Multiple ...  
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If a square wave (e.g., ECL) clock is used for the DAC, synchronization between two DACs can be achieved by using the simple high-speed logic circuit shown in Figure 4. For clarity reasons, the logic in this schematic is configured for single-ended functionality.
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DACに矩形波(たとえばECLなど)のクロックを使用している場合、図4に示す単純な高速ロジック回路を使用することによって、2つのDAC間の同期を取ることができます。分かりやすくするため、この図のロジックはシングルエンド動作用に構成してあります。しかし、より実用的な実装では、ECLのような差動ロジックを使用して高速性と低ノイズを実現することになると思われます。
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The ADC can be driven from a standard differential ECL clock source by simply setting the clock-termination voltage to -2V. To maintain the best performance, a very- high-speed differential ECL driver should be used.
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为得到最低抖动的时钟驱动，可将一个低相位噪声的正弦波信号交流或直流耦合到单端时钟输入。时钟端接回路连接至地时，MAX104能够适应幅度最高至1V的时钟输入(2V峰峰值)。ADC的动态特性基本上不受100mV至1V的时钟信号幅度的影响。
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Glossary Definition for ECL
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電気/電子用語の定義：ECL
  Interfacing High-Speed ...  
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A real-life example of a case with specifications close to these is a low-impedance buffer driving an ECL input.
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以下の4つのケーススタディは、図4のセットアップを参照しています。変化するパラメータは、RS、ZO、およびRLのみです。
  An Introduction to Jitt...  
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LVTTL/TTL/CMOS-to-Differential LVECL/ECL Translators
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LVTTL/TTL/CMOS至差分LVECL/ECL转换器
  An Introduction to Jitt...  
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ECL/PECL Dual Differential 2:1 Multiplexer
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シングル/デュアル出力バッファ付き、差動5:1または4:1、ECL/PECLマルチプレクサ
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ECL/PECL、双路、差分2:1多路复用器
  High-Speed Signaling - ...  
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Maxim offers a wide variety of ICs for high-speed differential signaling. Our products support a dozen standards: CML, CMOS, ECL, HSTL, LCDS, LVCMOS, LVDS, LVECL, LVPECL, LVTTL, PECL, and TTL.
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マキシムは高速差動信号用の様々なICを提供しています。マキシム製品は多くの規格に対応しています：CML、CMOS、ECL、HSTL、LCDS、LVCMOS、LVDS、LVECL、LVPECL、LVTTL、PECL、およびTTL
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Maxim提供全面的高速差分信号IC，我们的产品支持多种标准：CML、CMOS、ECL、HSTL、LCDS、LVCMOS、LVDS、LVECL、LVPECL、LVTTL、PECL和TTL。
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Glossary Term: ECL
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電気/電子用語：ECL
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术语表：ECL
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A device which translates a logic signal from one type to another, for example, ECL to TTL.
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レベルトランスレータ：ロジック信号をあるタイプのものから異なるタイプものへ変換するデバイス。例えばECLからTTLへ変換。
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Show application notes for: "ECL"
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アプリケーションノートの検索： "ECL"
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浏览相关的应用笔记： "ECL"
  Comparator/DAC Combinat...  
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Figure S1. 8-bit DAC/comparator ICs from Maxim include the quad MAX516 (a), the high-speed, TTL-compatible MAX910 (b), and the ECL-compatible MAX911 (not shown).
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図S1. マキシムの8ビットDAC/コンパレータICとしては、クワッドのMAX516 (a)、高速TTLコンパチブルのMAX910 (b)、ECLコンパチブルのMAX911 (図示せず)の3品種があります。
  MAX101A 500Msps, 8-Bit ...  
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The MAX101A ECL-compatible, 500Msps, 8-bit analog-to-digital converter (ADC) allows accurate digitizing of analog signals from DC to 250MHz (Nyquist frequency). Dual monolithic converters, driven by the track/hold (T/H), operate on opposite clock edges (time interleaved).
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ECL対応、500Msps、8ビットアナログ-ディジタルコンバータ(ADC)のMAX101Aは、DC～250MHz (ナイキスト周波数)のアナログ信号の高精度ディジタル化が可能です。デュアルモノリシックコンバータは、トラック/ホールド(T/H)によって駆動され、逆相クロックエッジ(時間インタリーブ)で動作します。マキシム独自の高度なバイポーラプロセスによって設計されたMAX101Aは、84ピンセラミックフラットパックに、1つの高性能T/Hアンプと2つの量子化器を内蔵しています。
  Selecting the Right Com...  
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For ultra-high-speed ECL and PECL outputs with 500ps propagation delay, refer to the MAX9600/MAX9601/MAX9602 part families.
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有些应用需要权衡比较器的速度与功耗，Maxim公司针对这一问题提供了多种芯片类型供选择，其中包括从耗电800nA、延迟时间为30µs的MAX919到耗电6µA、延迟时间为540ns的MAX9075；耗电600µA、延迟时间为20ns的MAX998到耗电11mA、延迟时间为4.5ns的MAX961；从耗电350µA、传输延时25ns的MAX9107到耗电900µA、传输延时5ns的MAX9010最近推出的MAX9010 (SC70封装)，其延迟时间低至5ns电源电流只有900µA，为产品设计提供了更多的选择。
  High-Speed Level Transl...  
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Maxim's family of high-speed, low-jitter level translators (translating among LVDS, HSTL, ECL, PECL, LVECL, LVPECL, CML, LVTTL and LVCMOS) provide industry-leading channel-to-channel skew, pulse skew, and power consumption.
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マキシムの高速、低ジッタレベルトランスレータファミリ(LVDS、HSTL、ECL、PECL、LVECL、LVPECL、CML、LVTTLおよびLVCMOS間の変換)は業界クラス最高のチャネル間スキュー、パルススキュー、および消費電力を提供します。